BOW (Bandwidth-On-Wire) Chiplet Link

개요

BOW(Bandwidth-On-Wire)는 ODSA(Open Compute Project’s Open Domain-Specific Architecture) 이니셔티브에서 제안된 칩렛 간 고속, 저전력 연결을 위한 개방형 인터페이스 표준입니다. 기존 인터포저 기반 통합 방식보다 더 단순하고 경제적인 다이-투-다이(die-to-die) 연결 방식으로, 칩렛 기반 SoC(System-on-Chip)의 대중화와 이기종 집적(Heterogeneous Integration)을 가속화하고 있습니다.

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1. 개념 및 정의

BOW는 패키지 내부에서 **칩렛 간 고속 직렬 통신을 구현하기 위한 물리 계층 인터페이스(PHY)**입니다. 칩렛 간 연결을 위한 마이크로 범위 직렬 인터페이스로, 표준화된 신호 사양과 핀 아키텍처를 제공하여, 벙커형 인터포저나 패키지 라우팅 위에서의 호환성을 보장합니다.

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2. 기존 인터페이스와 BOW 비교

항목	BOW	UCIe	인터포저 기반 통합
데이터 전송 방식	직렬(SERDES)	패킷 기반 계층 포함	와이어링 또는 실리콘 인터포저
설계 복잡도	낮음	중간	높음
전력 효율	매우 높음 (~0.5 pJ/bit)	중간 (~1-1.5 pJ/bit)	낮음
대역폭 밀도	수 Tbps/mm^2 가능	Tbps 단위	설계에 따라 상이

BOW는 전력·면적 효율 중심의 칩렛 통신을 최적화한 인터페이스입니다.

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3. 기술적 구조 및 사양

항목	세부 내용	특징
전송 속도	최대 32 Gbps per lane	PAM2 NRZ 방식 채택
에너지 효율	~0.5 pJ/bit	초저전력 데이터 전송 가능
전압 레벨	250~500mV	저전압 동작 기반 실리콘 호환성 확보
핀 구성	Tx/Rx pair + control	다이간 최소 I/O로 설계 용이
타이밍	동기식 클럭 or 클럭 리커버리 가능	플렉시블 클럭 도메인 지원

물리 계층이 단순해 칩 설계 및 검증이 빠르고 비용 효율적입니다.

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4. 활용 분야 및 생태계 동향

분야	적용 방식	주요 업체/표준 그룹
AI/ML 칩	AI 가속기 칩렛 간 연결	Esperanto, Tenstorrent 등 스타트업 중심 도입
메모리 확장	DRAM/기억소자 모듈 ↔ 연산칩 인터커넥트	CXL + BOW 조합 가능성 검토 중
FPGA & 특수 SoC	모듈형 칩 구성을 위한 표준 PHY	Intel Agilex, AMD Versal과 병행 가능성
오픈칩렛 생태계	다양한 파운드리 호환 칩 설계	OCP, ODSA 주도 협력 확대 중

BOW는 오픈 인터페이스를 통한 칩렛 산업 생태계 확장을 지향합니다.

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5. 장점 및 기술적 이점

장점	설명	기대 효과
초저전력 통신	0.5pJ/bit 수준 에너지 소모	모바일/엣지용 칩렛에도 적합
단순 설계 구조	직렬 신호 처리 및 제한된 프로토콜	검증 및 레이아웃 시간 단축
오픈 표준	누구나 접근 가능한 인터페이스	파운드리, IP 업체 간 협력 촉진
저비용 구현	인터포저 불필요한 다이간 통신 가능	패키징 및 제조비용 절감

특히 전력 제약이 강한 엣지 AI 시스템에 강력한 옵션이 됩니다.

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6. 도입 전략 및 고려사항

항목	설명	권장 전략
호환성 확보	동일 BOW PHY 사양 사용 필수	IP Core 표준화 및 예제 설계 확보
패키지 설계	라우팅 길이 및 임피던스 제어 중요	Substrate 설계 최적화 필요
클럭 전략	글로벌 vs 로컬 클럭 구성 판단	동기식/비동기 지원 여부 확인
신호 무결성	고속 직렬 채널 시 레이아웃 민감	SI/PI 시뮬레이션 필수 수행

BOW 기반 SoC는 패키지, 설계, 검증 엔지니어 간 긴밀한 협업이 요구됩니다.

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7. 결론

BOW는 직렬 신호 기반의 단순하고 에너지 효율적인 다이-투-다이 인터페이스로, 고성능이면서도 저전력 칩렛 기반 시스템 구현에 최적화된 기술입니다. 오픈 표준이라는 점에서 기존 인터페이스보다 더 빠르게 확산될 가능성이 높으며, AI 가속기, 고대역폭 메모리, FPGA 기반 시스템에 이상적인 차세대 인터커넥트 솔루션으로 주목받고 있습니다.